三星的14nm LPE工艺到底有啥特点？
三星(Samsung)即将量产用于其Exynos 8 SoC的14nmLow Power Plus (LPP)制程，这项消息持续引发一些产业媒体的关注。三星第二代14nm LPP制程为目前用于其Exynos 7 SoC与苹果(Apple) A9 SoC的第一代14nm Low Power Early (LPE)制程提供了进一步的更新。
业界目前共有三座代工厂有能力制造这种鳍式场效电晶体(FinFET)：英特尔(Intel)、三星和台积电(TSMC)。TechInsights曾经在去年五月剖析用于Exynos 7420 SoC的三星14nm LPE制程，当时在讨论这项用于制造电晶体的制程技术时仍有所限制。而今，在几乎过了一年后，大家已经开始讨论三星的升级版14nm LPP FinFET制程了。
然而，预计要到今年春季末取得三星的Exynos 8890 SoC或高通(Qualcomm)的Snapdragon 820 SoC样本后，才可能完全掌握这项制程技术的细节。不过，我们可以进一步揭密用于Exynos 7420 SoC的更多14 nm LPE制程技术细节，同时也有助于预期下一代LPP制程的新进展。
我们从观察典型三星14 nm LPE FinFET电晶体的SEM侧视图开始(图1)。电晶体通道如同矽鳍片(Si Fin)般地形成，而非由图片的左下角向右上方生长。这些鳍片被埋在电介质下方而无法直接看到，因此，我们以箭号指示其方向。金属闸就位于正交方向，覆盖在整个鳍片的两侧与顶部。在闸电极的任一侧可看到较大的源极与汲极(S/D)触点。
图1：三星14 nm LPE FinFET电晶体的侧视SEM图
（来源：TechInsights）
也许从另一张三星FinFET电晶体的平面图(图2)中能更清楚的看到闸极与鳍片的布局。四片矽鳍以垂直的方向排列在水平方向的金属闸极正下方。这两种电晶体结构周围都围绕着一个阱触环，用于隔离其与晶片上的其他电路部份。
该鳍片间距约有49nm，必须采用双重图案制程来制造。在此提供了两种选择：英特尔所使用的‘双微影蚀刻’(LELE)，或是‘自对准双微影图案法’(SADP)。我们认为三星采用了LELE制程为鳍片制图，但最后还需要额外使用光罩与微影制程，才能中断电晶体的两端。
图2：三星14nm FinFET电晶体的平面图
（来源：TechInsights）
图3是Exynos 7420所使用的典型NMOS电晶体之TEM横截面图，而且我们还注意到闸极长度经测量约有30nm，这跟所宣称的14 nm制程节点差距颇多，而在表1中所整理的英特尔和台积电的情况也是一样的。稍后我们将进一步讨论这个问题。
电晶体闸极使用替代性闸极制程制造，包括沈积牺牲层(通常为多晶矽)、图案化与蚀刻，形成大约30个较宽的条形(stripe)区域。这些条形区域可定义出电晶体闸极长度。
图3：三星Exynos 7420的NMOS电晶体横截面图
编辑：admin 最后修改时间：2017-09-05
